IBM的研究人员认为晶体管的未来是堆叠的纳米片。经过十年的研究，IBM在京都举办的VLSI技术与电路研讨会上介绍了其与三星公司（Samsung）和格罗方德公司（Global Foundries）合作研发的基于这些晶体管的5纳米节点测试芯片。
目前最先进的晶体管是finFET，以芯片表面载流硅片的鳍状隆起而命名。硅片的三个外露侧面由称为门的结构所环绕。门在晶体管导通时使电流流动，当晶体管截止时防止电子泄漏。这种设计预计将在今年取得突破，从“10纳米”节点，到达下一个节点，7纳米。但是，任何较小的晶体管都将变得难以关闭：即使使用三面门，电子也会泄漏。
因此，半导体行业一直致力于为即将到来的5纳米节点寻找替代方案。一个普遍的想法是使用完全被门包围的横向硅纳米线，防止电子泄漏并节省电力。这种设计称为“环绕门”。IBM的新设计正是在此变化。在测试芯片中，每个晶体管由三层堆叠的水平薄片组成，每片只有几纳米厚，完全由门包围。
为什么使用薄片而不是线？ IBM硅集成和器件总监卜惠明（Huiming Bu）表示，纳米片可以带来pre-finFET的优势，即平面设计。设计人员以前通过改变晶体管的宽度来提升操作速度或能源效率。改变finFET晶体管中的硅的量是不现实的，因为这意味着使一些鳍更长而另一些更短。卜说，由于制造的限制，鳍状硅片必须高度相同。
IBM纳米片的宽度可以在8到50纳米之间。卜说：“更宽的纳米片性能更好，但是需要更高的功率。宽度较小的纳米片虽然性能较差，但可以减少功耗。”电路设计人员可以根据需要进行选择。无论他们是制造功率高效的移动芯片处理器还是设计一组SRAM存储器，电路设计人员都可以从这些宽度中选择。“我们正在为设计师带来灵活性。”卜说。
测试芯片有300亿个晶体管。公司尚未对7纳米设计进行基准测试，因为这些设计并未投入市场。与10纳米宽的芯片相比，新设计在给定功率下对性能有40%的提升；在同样的性能下，测试芯片可以节省75%的功耗。
IBM的半导体技术和研究副总裁穆列什·哈雷（Mukesh Khare）说，该公司花了多年时间研究制造堆叠纳米片的工艺技术和材料。
研究芯片是用电子束光刻制作的——这种技术对于批量生产来说还太过昂贵。但是哈雷说，到5纳米芯片投入生产时，极紫外光刻技术（EUV）将可以降低成本。他说，它需要相同数量的EUV光刻掩模——投射到芯片上以形成晶体管元件的图样——以制造等效finFET的5纳米宽纳米片晶体管。
IBM计划在5纳米节点向客户提供这项技术。“我们认为这将超过finFET，成为普遍使用的结构。”哈雷说。
作者：凯瑟琳·布尔扎克（Katherine Bourzac）
翻译：关文君
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